低消費電力かつ高帯域動作のアナログ回路ではレイアウト後の寄生RC込みシミュレーションで特性NGになることがあり、何度もレイアウトを修正してはシミュレーションを繰り返すことがあります。そこで弊社で取り組んでいるVirtuoso iQuantus Insightを用いた制約検証を実施することで早期にレイアウトの妥当性を保証しシミュレーションのイタレーションを削減する手法について事例を交えて紹介します。