AIの高度化に伴い、性能と電力効率を両立するため、チップレットを活用した分散型SoC設計の重要性が高まっています。特に物理AIの進展により、柔軟で拡張性の高いシステム構築が求められています。
本セッションでは、Cadenceのチップレット設計フレームワークを中心に、UCIeやArm CSAなどの標準規格に基づく相互接続、チップレット間の管理・制御、起動フローやセキュリティ機能を含む統合アーキテクチャと実装手法を解説します。