CadenceLIVE Japan 2026 - セッション選択

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日程	タイトル/内容
10:00-11:30	K-1 受付終了基調講演（経済産業省・Rapidus・米国ケイデンス） Keynote 基調講演
10:00-11:30	K-2 開催未定来賓ご挨拶（経済産業省） Keynote 基調講演
10:00-11:30	K-3 開催未定 Rapidusが提供するAI Agenticな設計ソリューション AI‑Driven Agentic Design Solutions by Rapidus （Rapidus株式会社） Keynote 基調講演
10:00-11:30	K-4 開催未定 Designing the Future: Advancing Design Productivity Through Cadence AI ～エージェント型AIが切り拓く次世代チップ設計～（米国ケイデンス） Keynote 基調講演
12:45-13:15	A-1 受付終了 Open Innovation platform(OIP) for TSMC 3DFabric ® （TSMC デザインテクノロジージャパン株式会社） RoomA
12:45-13:15	B-1 受付終了 Design for AI and AI for Design: Cadence AI Super Agents （米国ケイデンス） RoomB
12:45-13:15	C-1 受付終了 Genus/Modus/Innovusで実現するシームレスDFT実装～SCAN＋TPI一気通貫フローによるQoR改善～（ルネサスエレクトロニクス株式会社） RoomC
12:45-13:15	D-1 受付終了 CIS(CMOS Image Sensor)アナログ設計へのVirtuoso ADE Verifier適用事例の紹介と今後の展望（ソニーセミコンダクタソリューションズ株式会社） RoomD
12:45-13:15	E-1 受付終了仮想ECU適用事例の紹介マツダのクルマ作りとモデルベース開発に向けた仮想ECUへの期待（マツダ株式会社） RoomE
12:45-13:15	F-1 受付終了 PCBおよび電子デバイスの落下試験シミュレーション向け統合ソリューション（日本ケイデンス） RoomF
12:45-13:15	G-1 受付終了 Agentic AI: Build Better Systems, Faster （米国ケイデンス） RoomG
12:45-13:15	H-1 受付終了 LPDDR6/5X: A New CPU Memory Choice for AI Factories （米国ケイデンス） RoomH
13:30-14:00	A-2 受付終了 3D接続は多様化時代へ突入：GUCの3DIC開発と設計インプリ最前線（Global Unichip Japan株式会社） RoomA
13:30-14:00	B-2 受付終了 Hondaが挑むAI Driven爆速SoC開発～仕様から設計・検証をつなぐSDV時代のSoC開発技術の変革～（株式会社本田技術研究所） RoomB
13:30-14:00	C-2 受付終了ソニーのCIS設計の生産性・PPA向上への挑戦　ー設計基盤整備から始めるMSoTフローの構築ー（ソニーセミコンダクタソリューションズ株式会社） RoomC
13:30-14:00	D-2 受付終了工程間の後戻りを削減するアナログドラフトレイアウト自動生成と完全自動化への展望（ルネサスエレクトロニクス株式会社） RoomD
13:30-14:00	E-2 受付終了 System VIPを活用したFUJITSU-MONAKAコヒーレントインターコネクト検証の効率化（富士通株式会社） RoomE
13:30-14:00	F-2 受付終了 X AI Advanced Substrate Router(ASR)活用事例とAPD操作性向上のための改善提案（TOPPAN株式会社） RoomF
13:30-14:00	G-2 受付終了サロゲートモデルによる半導体のEMCモデリングと車載機器への適用（名古屋工業大学） RoomG
13:30-14:00	H-2 受付終了 PCI Express® and High-Speed SerDes Solutions for the AI Era （米国ケイデンス） RoomH
14:15-14:45	A-3 受付終了マルチダイ時代のプレシリコン検証を加速！HWエミュレータを最大限活用するための取り組み（ルネサスエレクトロニクス株式会社） RoomA
14:15-14:45	B-3 受付終了 Virtuoso ViraStackによるカスタム設計の革新（日本ケイデンス） RoomB
14:15-14:45	C-3 受付終了 Cadence RTL Design Studioを用いた富士通のプロセッサ設計〜物理設計観点を考慮したRTL最適化〜（富士通株式会社） RoomC
14:15-14:45	D-3 受付終了 Spectre FX 導入によるアナログ・ミックスシグナル設計の検証効率化（三栄ハイテックス株式会社） RoomD
14:15-14:45	E-3 受付終了複雑・大規模化するSoC開発効率化に向けた取り組み SimAI活用による検証TAT短縮効果の紹介（キオクシア株式会社） RoomE
14:15-14:45	F-3 受付終了 ASRを活用したLPDDR6およびUCIe-S搭載チップレットパッケージの配線自動化と最適化の事例紹介（株式会社ソシオネクスト） RoomF
14:15-14:45	G-3 受付終了 DDR4 Fly-by配線設計に対するClarity/PowerSIを用いたビア特性解析と実設計におけるCadenceツールの応用（株式会社日立製作所） RoomG
14:15-14:45	H-3 受付終了 Bridging Vision Data for Edge AI: A Complete MIPI Interface Solution （M31 Technology） RoomH
15:15-15:45	A-4 受付終了マルチダイ／チップレット時代に向けたフィールド信頼性モニタリング技術（proteanTecs） RoomA
15:15-15:45	B-4 受付終了【特別セッション】GPUの次をどう作るか ― CGLAアーキテクチャ開発の挑戦（LENZO株式会社） RoomB
15:15-15:45	C-4 受付終了ルネサスの3つの軸で進める効率改善 - MLモデル再利用、過去事例のプリミティブ展開、InnoStackによる職人技の標準化 – （ルネサスエレクトロニクス株式会社） RoomC
15:15-15:45	D-4 受付終了 Postシミュレーションのイタレーション削減による開発期間短縮： Virtuoso iQuantus Insightによる制約検証の事例紹介（ローム株式会社） RoomD
15:15-15:45	E-4 受付終了 PreとPost-SiliconをつなぐEnd-to-End検証基盤～Palladiumを核とした検証ライフライン～（株式会社ソシオネクスト） RoomE
15:15-15:45	F-4 受付終了無線基地局共用化に向けた大出力・広帯域LMBAの設計事例（住友電気工業株式会社） RoomF
15:15-15:45	G-4 受付終了半導体熱設計におけるシミュレーション活用 - チップレット構成のマイクロプロセッサに対するアプローチ - （足利大学） RoomG
15:15-15:45	H-4 受付終了レーダーによるバイタルサイン検出およびチャイルドプレゼンス検知ー Cadence DSPでのフルアクセラレーション（MulticoreWare／米国ケイデンス） RoomH
16:00-16:30	A-5 受付終了 Accelerating Chiplet Design with a Standard-Compliant Cadence Chiplet Framework （日本ケイデンス） RoomA
16:00-16:30	B-5 受付終了 AI Agentと人が協調する設計・検証へ～ChipStack評価を通じて見えた活用領域と今後の期待（ソニーセミコンダクタソリューションズ株式会社） RoomB
16:00-16:30	C-5 受付終了 InnoStack AI Super Agentと社内ナレッジ活用で拓くデジタル回路インプリ設計生産性革命（株式会社ソシオネクスト） RoomC
16:00-16:30	D-5 受付終了フラッシュメモリ設計のEMIR解析をシフトレフト！～Voltus-XFiを利用しフロアプラン段階で高精度なEMIR解析を実現～（キオクシア株式会社） RoomD
16:00-16:30	E-5 受付終了 Shift-Leftのための設計手法Formal-Oriented Designの提案とI/F IPにおけるFormal Signoff事例（ルネサスエレクトロニクス株式会社） RoomE
16:00-16:30	F-5 受付終了 AIによる高周波回路自動設計に向けたピクセルレイアウトパターンの高効率なサンプリング手法の提案（三菱電機株式会社） RoomF
16:00-16:30	G-5 受付終了車載通信システムのイミュニティ性能に対する接地条件の影響（アルティメイトテクノロジィズ株式会社） RoomG
16:00-16:30	H-5 受付終了 Vision DSPが“会話する”時代へー組込みエッジプラットフォーム上でSLMを動かす（MosChip Technologies／米国ケイデンス） RoomH
16:45-17:15	A-6 受付終了 OmniRouteとCerebrusのAIドリブンSI最適化がマルチダイ／マルチチップレット間インターコネクト設計を加速する（日本ケイデンス） RoomA
16:45-17:15	B-6 受付終了 Cadence Innostack上で実現するRaads : Rapidus 2nm最先端設計プラットフォーム（ラピダス株式会社） RoomB
16:45-17:15	C-6 受付終了 ML/AIを活用したSoC開発戦略：物理合成におけるPPA最適化と開発効率向上（キヤノン株式会社） RoomC
16:45-17:15	D-6 受付終了 Virtuoso環境におけるEMXを用いたLC-VCO設計適用事例（ディー・クルー・テクノロジーズ株式会社） RoomD
16:45-17:15	E-6 受付終了マルチサイクルパス検証のシフトレフトを実現するXcelium Timing Constraint Verification Appの適用検討と効果（ソニーセミコンダクタソリューションズ株式会社） RoomE
16:45-17:15	F-6 受付終了高速鉄道環境におけるミリ波カバレッジ拡張のための電磁界シミュレータを用いた誘電体導波路設計（株式会社NTTドコモ） RoomF
16:45-17:15	G-6 受付終了 DDR5/LPDDR5-SDRAM搭載基板の信号伝送シミュレーションと実測比較・活用方法（RITAエレクトロニクス株式会社） RoomG
16:45-17:15	H-6 受付終了 EUサイバーレジリエンス法（CRA）対応のためのライフサイクルセキュリティ：継続的認証とRoot of Trustの実装（Secure-IC株式会社） RoomH
	entry 受付終了 7月15日17:00 （）事前申込

競合企業、EDA関連企業および異業種の方、ならびに開催趣旨・運営方針に照らし、主催者の判断により参加をお断りさせていただく場合がございます。

お問い合わせ

CadenceLIVE Japan 2026運営事務局

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事務局対応時間：平日10:00〜17:00